本發(fā)明為一種基于CPCI總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)，包括主板控制模塊(1)，音頻測(cè)試模塊(2)、射頻/中頻測(cè)試模塊(3)、射頻前端模塊(4)、人機(jī)交互模塊(5)、CPCI接口模塊(6)、接口組件(7)共7個(gè)部分。該平臺(tái)能夠?qū)崿F(xiàn)對(duì)通信電臺(tái)性能指標(biāo)及相關(guān)接口進(jìn)行測(cè)試，解決目前通信電臺(tái)、車內(nèi)通信器等設(shè)備的快速檢測(cè)與維修任務(wù)。可在多種環(huán)境下使用，滿足室內(nèi)臺(tái)式、便攜、以及攜行箱上輪式工程車等要求，使用靈活，可在室內(nèi)和野外均能快速搭建檢測(cè)環(huán)境。

1.一種基于CPCI總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)，包括主板控制模塊(1)，音頻測(cè)試
模塊(2)、射頻/中頻測(cè)試模塊(3)、射頻前端模塊(4)、人機(jī)交互模塊(5)、CPCI接口模塊(6)、
接口組件(7)共7個(gè)部分，且主板控制模塊(1)同時(shí)與人機(jī)交互模塊(5)、CPCI接口模塊(6)、
接口組件(7)呈雙向相連；音頻測(cè)試模塊(2)同時(shí)與CPCI接口模塊(6)、接口組件(7)呈雙向
相連；射頻/中頻測(cè)試模塊(3)同時(shí)與射頻前端模塊(4)、CPCI接口模塊(6)、接口組件(7)呈
雙向相連；射頻前端模塊(4)同時(shí)與音頻測(cè)試模塊(3)、接口組件(7)呈雙向相連；各模塊相
結(jié)合構(gòu)成一個(gè)整體，其特征是：
a)所述主板控制模塊(1)為模塊化結(jié)構(gòu)，又包括中央處理單元(11)、主板控制單元
(12)、橋接芯片(13)、串口轉(zhuǎn)換芯片(14)、網(wǎng)口芯片(15)，其中：
所述中央處理單元(11)的第0腳至第31腳，依次分別與所述主板控制單元(12)的第128
腳至第159腳相連接；所述中央處理單元(11)的第0腳至第31腳，依次分別與所述橋接芯片
(13)的第16腳至第47腳相連接；所述中央處理單元(11)的第0腳至第8腳，依次分別與所述
串口轉(zhuǎn)換芯片的第0腳至第7腳相連接；
所述主板控制單元(12)的第0腳至第7腳，依次分別與所述網(wǎng)口芯片(15)的第0腳至第7
腳相連接；
b)所述音頻測(cè)試模塊(2)為模塊化結(jié)構(gòu)，又包括FPGA大規(guī)模現(xiàn)場(chǎng)可編程門陣列(21)、音
頻收處理單元(22)、音頻發(fā)處理單元(23)、CPCI連接器(24)及橋芯片(25)，其中：
所述FPGA大規(guī)模現(xiàn)場(chǎng)可編程門陣列(21)的第128腳至第159腳，依次分別與所述CPCI連
接器(24)的第0腳至第31腳相連接；所述FPGA大規(guī)模現(xiàn)場(chǎng)可編程門陣列(21)的第0腳至第31
腳，依次分別與所述橋芯片(25)的第0腳至第31腳相連接；
c)所述射頻/中頻測(cè)試模塊(3)為模塊化結(jié)構(gòu)，又包括FPGA大規(guī)模現(xiàn)場(chǎng)可編程門陣列
(31)、雙路高速AD/DA芯片(32)、射頻/中頻輸入輸出處理模塊(33)、切換電路(34)、調(diào)制解
調(diào)模塊(35)、中頻處理模塊(36)、I/Q信號(hào)輸入電路(37)及高頻晶振(38)和CPCI連接器(39)
組成，其中：
所述FPGA大規(guī)模現(xiàn)場(chǎng)可編程門陣列(31)的第16腳至第25腳，依次分別與所述雙路高速
AD/DA芯片(32)的第0腳至第9腳相連；所述FPGA大規(guī)模現(xiàn)場(chǎng)可編程門陣列(31)的第26腳至
第35腳，依次分別與所述CPCI連接器(39)的第0腳至第31腳相連；所述FPGA大規(guī)模現(xiàn)場(chǎng)可編
程門陣列(31)的第0腳至第1腳，依次分別與所述I/Q信號(hào)輸入電路(37)的第1腳至第2腳相
連；所述FPGA大規(guī)模現(xiàn)場(chǎng)可編程門陣列(31)的第85腳，與所述高頻晶振(38)的第3腳相連；
所述FPGA大規(guī)模現(xiàn)場(chǎng)可編程門陣列(31)的第80腳，與所述調(diào)制解調(diào)模塊(35)的第1腳相連；
所述AD/DA芯片(32)的第12腳，與所述射頻/中頻輸入輸出處理模塊(33)的第3腳相連
接；所述AD/DA芯片(32)的第13腳，與所述中頻處理模塊(36)的第2腳相連接；
所述切換電路(34)的第3腳，與所述射頻/中頻輸入輸出處理模塊(33)的第1腳相連接；
所述切換電路(34)的第2腳，與所述射頻處理模塊(36)的第3腳相連接；所述切換電路(34)
的第1腳，與所述中頻處理模塊(36)的第3腳相連接；
所述高頻晶振(38)的第3腳，與所述中頻處理模塊(36)的第4腳相連接；所述高頻晶振
(38)的第3腳，與所述調(diào)制解調(diào)模塊(35)的第2腳相連接；
所述射頻/中頻輸入輸出處理模塊(33)的第2腳，與所述接口組件(7)的射頻口相通過
射頻線連接；
所述中頻處理模塊(36)的第1腳，與所述接口組件(7)的中頻口通過射頻線相連接；
所述I/Q信號(hào)輸入電路(37)的第3腳，與所述接口組件(7)的IQ口通過信號(hào)線相連接；
所述CPCI連接器(39)，通過32芯排線與所述CPCI接口模塊相連接。
2.如權(quán)利要求1所述的基于CPCI總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)，其特征是：
所述中央處理單元(11)，又包括四核處理器(111)，4G內(nèi)存(112)，VGA接口芯片(113)，
PS2鍵盤/鼠標(biāo)(114)，其中：
所述四核處理器(111)的第0腳至第31腳，依次分別與所述4G內(nèi)存(112)的第0腳至第31
腳相連接；所述四核處理器(111)的第0腳至第8腳，依次分別與所述VGA芯片(113)的第16腳
至第23腳相連接；所述四核處理器(111)的第0腳至第8腳，依次分別與所述PS2鍵盤/鼠標(biāo)
(114)的第5腳至第12腳相連接。
3.如權(quán)利要求1所述的基于CPCI總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)，其特征是：
所述主板控制單元(12)，又包括Intel主板芯片(121)，BIOS基本輸入輸出單元(122)和
128G電子盤(123)，其中：
所述Intel主板芯片(121)的第128腳至第135腳，依次分別與所述BIOS基本輸入輸出單
元(122)的第0腳至第7腳相連接；所述Intel主板芯片(121)的第128腳至第159腳，依次分別
與所述128G電子盤(123)的第0腳至第31腳相連接。
4.如權(quán)利要求1所述的基于CPCI總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)，其特征是：
所述音頻收處理單元(22)，又包括LC濾波器(221)，運(yùn)算放大器(222)及高精度ADC芯片
(223)，其中：
所述LC濾波器(221)第1腳，與所述接口組件(7)的音頻輸入口通過射頻線相連；所述LC
濾波器(221)的第2腳，與所述運(yùn)算放大器(222)的第1腳通過印制板走線相連接；所述運(yùn)算
放大器(222)的第2腳，與所述高精度ADC芯片(223)的第11腳相連；所述高精度ADC芯片
(223)的第0腳至第9腳，依次分別與所述FPGA大規(guī)模現(xiàn)場(chǎng)可編程門陣列(21)的第16腳至第
25腳相連。
5.如權(quán)利要求1所述的基于CPCI總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)，其特征是：
所述音頻發(fā)處理單元(23)，又包括LC濾波器(231)，運(yùn)算放大器電路(232)及高精度DAC
芯片(233)，其中：
所述LC濾波器電路(231)第1腳，與所述接口組件(7)的音頻輸出口通過射頻線相連；所
述LC濾波器電路(232)的第2腳，與所述運(yùn)算放大器的第1腳通過印制板走線相連；所述運(yùn)算
放大器的第2腳，與所述高精度DAC芯片(233)的第11腳相連；所述高精度DAC芯片的第0腳至
第9腳，依次分別與所述FPGA大規(guī)模現(xiàn)場(chǎng)可編程門陣列(21)的第26腳至第35腳相連。